二维(2D)半导体具有原子级厚度，是潜在的高度缩放晶体管沟道资料，因其可以按捺短沟道效应而成为研讨热门。但是，要逾越传统的硅基晶体管，需要在2D半导体上开发无瑕的超薄高介电常数（κ）介电资料，以完成高效的栅极操控。
但是，因为2D半导体外表没有悬挂键，直接进行原子层堆积（ALD）来堆积介电层存在非均匀成核和电流走漏的问题，特别是在介电层厚度小于3nm的情况下。未处理这个问题，科学家们提出了多种界面工程办法，包含等离子预处理和种子层预堆积，但这一些办法通常会引进额定的界面电荷散射、较差的耐热性或全体栅极电容降低一级问题。
有鉴于此，南开大学资料科学与工程学院张磊，吴金雄等教授提出了一种笔直金属辅佐的范德华（vdW）集成办法，这种办法可以在不损害2D半导体外表的情况下，将高κ介电资料层叠到2D半导体上。研讨中开发了一种铋氧化物（Bi
O3）辅佐的化学气相堆积（CVD）办法，用于笔直成长钯、铜和金等单晶纳米片，这些纳米片具有原子级平坦的外表。经过无聚合物的机械压合办法，这些纳米片可以轻松搬运到方针基板上。此外，CVD成长的钯与ALD进程兼容，可以在其上堆积超薄高κ介电资料如Al2O3和HfO2，一起坚持其原子级平坦外表。经过一步搬运进程，研讨人员将小于3nm的Al
O3/Pd和HfO2/Pd异质结构堆叠在几层的MoS2或石墨烯上，构成了清洁的vdW界面，没有有机污染或堆积引起的损害。依据成果得出，运用2nm厚Al2O3或HfO2介电资料的顶栅MoS2场效应晶体管（FET）展现了约61mV/dec的亚阈值摆幅、0.45V的低作业电压、107的开/关比、10−6A/cm²的栅极漏电流和~1mV的可疏忽滞后。
科学亮点】(1) 试验初次介绍了铋氧化物辅佐化学气相堆积(CVD)办法：
初次开发了铋氧化物辅佐CVD办法，用于笔直成长单晶金属纳米片，如钯、铜和金，这些纳米片具有原子级平坦外表。
立异性地展现了纳米片经过无聚合物机械压合技能轻松搬运到方针基板上，这一进程没有引进有机污染物，坚持了原子级平坦度。
(2) 试验经过vdW集成成功完成了亚1nm CEC的2D晶体管的制备：
运用了铋氧化物辅佐CVD成长的钯纳米片作为根底，成功完成了超薄高介电常数(高κ)介电资料（如Al2O3和HfO2）的原子层堆积（ALD），坚持了介电资料的原子级平坦度。
在少层二硫化钼(MoS2)和石墨烯上，经过一步搬运进程堆叠了小于3nm厚的Al2O3/Pd和HfO2/Pd异质结构，构成了清洁的vdW界面，避免了常见的堆积损害和有机污染物的引进。
顶栅场效应晶体管(FET)展现了亚1nm CEC（0.9nm）的高介电常数（高κ）介电资料（Al2O3或HfO2）的优异功能。详细包含低至0.45V的操作电压、106A/cm²的栅极漏电流。
图1：笔直成长的单晶金属化学气相堆积chemical vapour deposition，CVD成长、无聚合物搬运和表征。
科学定论】本文的科学启迪在于了一种新颖的办法，使用铋氧化物辅佐化学气相堆积（CVD）成长笔直单晶二维金属纳米片，并成功将其作为高质量原子层堆积（ALD）氧化物的渠道。这一办法不只处理了传统ALD技能在二维半导体外表上堆积难题，还避免了传统搬运技能中介电层厚度过大的问题。经过铋氧化物的引进，完成了在原子级别上对金属外表的笔直成长，从而为超薄介电层的制备供给了一种新途径。
此外，本文还经过简化的一步法集成进程，成功在二维半导体上构成了范德华界面，避免了传统搬运进程中的有机污染和损害，保证了介电层的质量和功能。这不只有助于在极小的电容等效厚度下完成高效的栅极操控，还为制作更高功能的二维场效应晶体管（FET）奠定了根底。
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